WD 計劃性開放全新 RISC-V SweRV Core 原始碼
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WD 在RISC-V Summit大會上發表了三項創新的開源技術，專為支援Western Digital內部RISC-V架構開發專案，以及日益成長的RISC-V架構生態系統所設計的。Western Digital技術長 - Martin Fink宣佈為推動網路儲存快取連貫性(cache coherent)與RISC-V架構指令集模擬器(Instruction Set Simulator)對應的開源標準，將計劃性開放新的RISC-V核心原始碼。這些創新技術將有助於加速業界發展新的專用化開源運算架構，以因應大數據(Big Data)與快數據(Fast Data)的環境。近來Western Digital積極協助推廣RISC-V架構生態系統，包括多個相關的策略性投資與合作已有顯著進展，穩健地朝向將10億個核心處理器移轉至RISC-V架構的預定目標前進。
Western Digital 技術長Martin Fink指出：「隨著大數據和快數據應用不斷增加，若要從現今各式以數據為中心的應用程式中發掘出數據的真正價值，專用化技術則是不可或缺的關鍵。我們的SweRV CoreTM與全新透過網路構造的快取連貫性技術，展現了讓數據更貼近運算處理的強大可行性。這些規劃性對開源社群的發展貢獻以及RISC-V架構的持續投入，可加速合作創新與數據導向的發展並帶來令人驚豔的潛力。」
RISC-V是一個開源、可擴充的指令集架構，能支援核心資料中心與邊緣遠端行動裝置上多樣化的大數據及快數據應用和工作負載，更提供了當今通用型運算架構以外的另一種選擇。透過RISC-V就能以開源介面標準來開發出特定目標運算、以記憶體為中心的解決方案、獨特的儲存方案以及彈性的互連應用。
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Western Digital計劃將開放其採用雙向超純量(superscalar)設計的全新RISC-V SweRV CoreTM 原始碼。Western Digital的RISC-V SweRV CoreTM是一個32位元、9階管線的核心，可同時載入並執行多個指令以縮短程式執行時間。它是一個精簡、循序執行的核心，執行速度4.9 CoreMarks/Mhz1，其低功耗的設計可在28mm CMOS製程技術下提供高達1.8Ghz1的時脈。Western Digital計畫將SweRV CoreTM納入內部各種嵌入式設計中，包括快閃記憶體控制器和固態硬碟。將該核心原始碼對開源社群開放，預期將可帶動新的以數據為中心的應用發展，例如物聯網(IoT)、安全運算、工業控制及更多。
Western Digital的OmniXtendTM則是一個新的開源技術，可透過網路結構實現快取連貫性儲存。這套記憶體導向的系統架構所提供的開源介面標準可讓多個處理器、機器學習加速器、繪圖處理器 (GPU)、FPGA及其他元件存取與分享數據。這是一個能夠有效率的讓持續記憶體附屬到處理器的開源解決方案，並有潛力發展成可支援未來運算、儲存、記憶體與I/O元件連接的進階構造。
此外，Western Digital亦推出一套開源SweRV指令集模擬器(SweRV ISSTM)，為使用RISC-V核心的開發人員提供了完整的測試平台。ISS是一種可模擬執行處理器指令的電腦程式，它可模擬外部事件，例如中斷和匯流排錯誤，並確認RISC-V核心是否能正常運作。Western Digital利用SweRV ISS執行超過100億個指令來嚴格模擬與驗證SweRV CoreTM，也期望SweRV CoreTM 和SweRV ISS將有助於業界加速採用開源指令集架構。
IDC技術與半導體部門計畫副總裁Mario Morales表示：「速度、數據量與強力運算對於邊緣和終端運算來說，已不再是絕對成功的方程式。隨著越來越多數據朝終端移動以進行即時運算和推理，採用可彈性組態的架構將更能滿足繁重且經常變動的應用工作負載，尤其是人工智慧和物聯網相關應用。能源效率、可組態性以及低功耗，將成為邊緣與終端運算架構的關鍵要素。」
推出時程與相關資源
Western Digital的SweRV ISS和OmniXtend架構即日起開放下載：
OmniXtend: https://github.com/westerndigitalcorporation/omnixtend
SweRV ISS: https://github.com/westerndigitalcorporation/swerv-ISS
Western Digital的SweRV CoreTM將於2019年第一季推出。